导语
RISC-V指令集架构（ISA）凭借其开放性与可扩展性，正迅速成为AI加速器、汽车电子及高性能计算等领域的核心选择。然而，自由扩展指令集意味着芯片架构的微调可能对总线带宽、缓存命中率及整体功耗产生深远影响。在复杂的SoC甚至Multi-Die系统中，若仍沿用传统基于RTL的串行设计流程——即等RTL完成后再进行验证与调优——不仅会导致仿真周期长达数月，更可能因系统级问题（如多核缓存不一致或数模噪声耦合）在流片前才暴露，面临极高的流片失败与项目延期风险。因此，构建一套从早期架构探索到系统级验证的完整EDA解决方案，已成为RISC-V SoC设计团队突破效率瓶颈的必然选择。
主体内容
1. 架构左移：以虚拟原型消除指令集扩展的PPA风险
RISC-V开放指令集架构的核心优势在于“可扩展”，但这也意味着自定义指令的微架构实现可能对系统性能与功耗产生未预料的影响。在传统流程中，架构师往往需要等待RTL完成后运行大量回归测试，若发现PPA不达标，则需大幅修改微架构，代价极高。
为什么需要早期架构探索？ 缺乏早期评估手段，设计团队在确定指令集扩展方案、缓存配置或Multi-Die系统分区时，只能依靠经验估算，面临极大的盲目性。
新思科技方法论：新思科技 Platform Architect™ for Multi-Die 提供了基于模型的动态架构探索能力。在RTL可用前6-12个月，架构师即可构建包含RISC-V处理器核心、缓存及片上网络的虚拟原型。
关键创新与客户收益：该工具将应用的处理和通信需求转化为工作负载模型，并映射到硬件架构模型中。其仿真速度比RTL设计快约10,000倍，使团队能在数小时内完成数千种配置扫描。这种“架构左移”策略直接将最关键的风险识别前移，架构决策结果可直接传递至后续物理实现环节，确保自定义RISC-V指令在流片前具备最优的PPA基线。
2. 系统级功能验证：分布式仿真突破Multi-Die容量瓶颈
复杂的RISC-V SoC常常采用Multi-Die异构架构以提升性能。然而，简单地将多个裸片的RTL合并编译存在明显缺陷：可能因同名模块定义导致全局仿真无法编译，多裸片RTL合并面临内存容量溢出问题，且各裸片独立的测试平台难以同步。
新思科技方法论：新思科技 VCS® 功能验证工具采用分布式仿真架构来解决上述挑战。每个RISC-V芯粒被单独编译成独立的可执行文件，运行在不同的计算服务器上，通过顶层配置文件组装完整系统，由主仿真控制协调各裸片的同步点与互连。
客户收益：这种方式既能利用多机分布式计算资源突破单机内存局限，又通过严格的层次化命名空间配置避免了名字冲突。各裸片的独立验证成果（如测试用例、覆盖率）可无缝复用至系统级验证，显著缩短RISC-V多核缓存一致性验证与操作系统引导的集成验证周期。
3. 混合信号协同：RTVS动态平衡打破数模验证鸿沟
现代RISC-V SoC通常是包含数字基带和射频/模拟前端的混合信号系统。传统上，数字核与模拟模块的验证由不同团队使用不同工具独立完成，系统级问题（如数字开关噪声耦合至模拟VCO）往往在流片前才暴露，且全芯片SPICE仿真速度极慢。
技术原理与局限性：传统混合信号仿真要么牺牲模拟精度换取速度，要么在全SPICE模式下因规模过大而无法运行。
新思科技方法论：新思科技 PrimeSim™ Continuum 结合了实时视图切换（RTVS）技术。在大型数字测试平台与少量模拟/射频模块的协同仿真中，RISC-V数字核全程运行在快速数字模型，而射频模块仅在需要高精度交互的关键瞬态（如AGC收敛、VCO校准）自动切换到完整SPICE视图。
客户收益：作为业界唯一经验证的GPU加速SPICE仿真器，PrimeSim在8 GPU下速度可提升约11.5倍。RTVS技术使关键阶段的模拟细节零丢失，同时将整体混仿速度提升2-5倍，将混合信号验证周期从数月压缩至数周，有效提升了验证覆盖率与流片信心。
4. 硬件加速与形式化签核：两端极值加速收敛
当RISC-V设计规模增长至包含数千个硬件线程的Multi-Die系统时，纯软件仿真无法满足验证吞吐量要求。同时，针对自定义指令协处理器等定制逻辑的验证，纯靠手动编写测试向量又难以保证覆盖率。
硬件加速验证：新思科技 ZeBu® Server 5 硬件加速仿真系统支持超大规模（超4000亿门）设计。通过将RISC-V设计映射到可编程硬件上，实现精确周期级执行。它可为RISC-V处理器提供真实的嵌入式环境，支持软件团队在流片前实时运行完整操作系统与应用程序，做好早期软件开发准备，大幅降低项目整体风险。
形式化等价性检查：新思科技 ESP 工具从另一个极端——零仿真——提供加速。对于RISC-V芯片中定制逻辑（如自定义指令译码器、专用协处理器），ESP通过对晶体管级SPICE网表与行为级/RTL模型进行等价性比较，以数学级100%证明功能等价。这消除了成千上万次手动回归测试，实现定制模块的快速功能签核。
总结
RISC-V架构的灵活性既是机遇也是挑战。在复杂SoC与Multi-Die系统中，单纯依赖RTL后的传统验证模式已无法应对可扩展指令集带来的指数级复杂度。新思科技提供了一套贯穿从早期架构探索、系统级分布式仿真、数模混仿到硬件加速与形式化签核的完整RISC-V SoC设计验证方案。通过将AI驱动、GPU加速与分布式计算深度融合于EDA全流程，新思科技助力设计团队将核心风险识别前移，在保证精度的前提下实现验证效率的数量级提升。了解新思科技RISC-V全流程验证方案，评估其在缩短设计迭代周期与降低流片风险方面的实践价值，将是芯片设计团队应对下一代应用需求的关键一步。
https://synopsys.snps.tech/mF/cms/none/Wt2M33jqJEWD8v9sTZikye/mGsL2ZzYHiwPXyrN5mHDYV1
FAQ
Q1：在RISC-V架构定义初期，如何评估自定义指令对系统PPA的具体影响？
A： 建议采用新思科技Platform Architect for Multi-Die进行早期架构探索。在RTL可用前，通过构建包含RISC-V处理器模型的虚拟原型，将自定义指令以工作负载模型的形式映射到硬件架构中。由于仿真速度比RTL快约万倍，团队可在数小时内扫描数千种配置，精确评估指令扩展对总线带宽、缓存命中率及系统功耗的影响，从而在早期锁定最优PPA方案。
Q2：RISC-V Multi-Die系统验证时，如何解决跨裸片RTL合并时的名称冲突与验证容量问题？
A： 可利用VCS的分布式仿真架构。每个RISC-V芯粒被独立编译为单独可执行文件，从根本上避免名字冲突；各裸片在不同服务器上异步执行，由主仿真通过配置文件协调各裸片接口（支持UCIe等标准）进行同步与通信。这不仅突破了单机内存限制，还允许各裸片独立测试平台的验证结果无缝复用至系统级，实现覆盖率收敛。
Q3：在RISC-V混合信号SoC验证中，RTVS（实时视图切换）如何平衡精度与速度？
A： RTVS允许在仿真过程中动态切换视图：RISC-V数字逻辑全程以快速RTL或门级模型运行；模拟/射频模块仅在关键时段（如AGC调整、频率锁定）自动切入高精度SPICE视图，其余时段保持快速行为级模型。这种机制确保关键阶段的模拟细节零丢失，同时将整体混仿速度提升2-5倍，实现了精度与速度的解耦可控。
Q4：针对RISC-V芯片中的自定义指令协处理器，形式验证能否完全替代功能仿真？
A： 可以高效替代逻辑等价性验证，但不能完全取代所有仿真。新思科技ESP形式化等价性检查工具可通过数学证明晶体管网表与RTL完全一致，消除海量手动仿真回归。但形式化方法的范围限于逻辑等价性，不覆盖时序、功耗与模拟行为，因此最终的时序签核与混合信号验证仍需配合PrimeSim等工具完成。
